1、4.3关键源代码分析 . .135 仿真及测试 . .14 5.1仿真分析 . .145.2 测试结果与分析 . .156 致谢 . .16 参考文献 . .17 *学士学位论文（设计评审表 . .18基于单片机和 CPLD 的等精度数字频率计*（*物理与电子科学学院, * * *摘 要 :在现代信号分析和处理领域中, 高精度的频率测量具有非常重要的 意义。本文详细论述了一种基于 CPLD 和单片机的等精度数字频率 计的设计原理及过程,对 CPLD 和单片机的有关知识也作了简要介 绍。本设计用 51单片机作为数据处理和控制的核心,利用可编程 逻辑器件 ATF1504设计相应的硬件电路,实现高精
2、度的频率测量。 关键词:等精度 CPLD 单片机 定时器中图分类号:TM935.13FREQENCY METER FOR EQUAL PRECISI BASFD ON CPLD AND MCU*（*, *, ChinaAbstract:Frequency measurement is electronic measurement technology. In modern signal analysis and processing areas, high-precision measurement of frequency is very important. In this paper,
3、we detail the design process on the same digital frequency accuracy, and also briefly introduce CPLD and microcontroller-related knowledge. In the design, we use mini51 board as a development platform, using the programmable logic device ATF1504 to design the hardware circuit. Key words: accuracy, C
4、PLD, microcontroller, timer1前言由于频率计能够快速准确的捕捉到被测信号频率的变化, 频率计拥有非 常广泛的应用范围。在传统的生产制造企业中,用户可以通过使用频率计能 够迅速的发现有故障的晶振产品,确保产品质量。在计量实验室中,频率计 被用来对各种电子测量设备的本地振荡器进行校准。在无线通讯测试中,频 率计既可以被用来对无线通讯基站的主时钟进行校准, 还可以被用来对无线 电台的跳频信号和频率调制信号进行分析。 在 CMOS 电路系列产品中, 数字 频率计是用量最大、品种很多的产品,是计算机、通讯设备、音频视频等科 研生产领域不可缺少的测量仪器,并且与许多电参量的测量方
5、案、测量结果 都有十分密切的关系。另外,在生产过程中许多物理量,例如温度、压力、流量、液位、 PH 值、振动、位移、速度、加速度,乃至各种气体的百分比成分等均用传感器 转换成信号频率,然后用数字频率计来测量,这些物理量往往需要相当精确 的数据,所以对频率计的精确度和误差稳定度的要求很高。因此,高精度频 率计的设计与研究具有很大的现实意义。常用的直接测频方法主要有测频法和测周期法两种。 测频法就是在确定 的闸门时间内,记录被测信号的变化周期数。测周期法需要有标准信号的频 率,在待测信号的一个周期内,记录标准频率的周期数得到待测频率。这两 种方法的计数值会产生1个字误差,并且测试精度与计数器中记录
6、的数值 有关。为了保证测试精度,一般对于低频信号采用测周期法;对于高频信号 采用测频法,因此测试时很不方便,所以人们提出等精度测频方法。 等精度测频方法是在直接测频方法的基础上发展起来的。 融合以上两种 方法的优点,可兼顾低频与高频信号,但较以上两种方法而言,等精度频率 测量有较高的测量精度,且误差不会随着被测信号频率的改变而改变。因为 它的闸门时间不是固定的值,而是被测信号周期的整数倍,即与被测信号同 步,因此,测除了对被测信号计数所产生1个字误差,并且达到了在整个 测试频段的等精度测量。2 等精度频率测量原理分析2.1 等精度频率测量原理频率测量一般原理:基准定时器加计数器,关键是如何实现
7、高精度的基 准定时与计数器同步控制, 常规依靠软件查询判断控制是很难达到精度要求 的,必须用硬件逻辑实现。等精度频率测量原理框图如图 1所示。图 1 等精度频率测量原理框图图中计数器 1和计数器 2是 2个可控的 32Bit 计数器, EN 是它们的计数 允许信号端,高电平有效。基准定时器频率信号从计数器 1的时钟输入端 CLK 输入,设其频率为 Fb ;待测信号经前端放大、限幅和整形后,从计数 器 2的 CLK 输入,测量频率为 Fx 。测量仿真波形图如图 2所示。 测量开始, t0时刻单片机发出一个清零信 号 CLR ,使 2个 32 b的计数器和 D 触发器置 0, t1时刻单片机再发出
8、测量 启动信号 Gate ,即使图中 D 触发器输入置数 D 为高电平,这时 D 触发器要 一直等到被测信号的上升沿 t2时刻, Q 端才被置 1,使计数器 1和计数器 2的 EN 同时为 1,将启动计数器计数,系统进入计数允许周期。这时,计数 器 1和 2分别对被测信号和基准频率信号同时计数。 当一段时间过后, t3时 刻单片机发出停止信号,即 D 触发器置数 D 为低电平,但此时 2个 32 b的 计数器仍然没有停止计数, 一直等到随后而至的被测信号的上升沿 t4时刻到 来时,才通过 D 触发器将这 2个计算器同时关闭。t图 2 测量仿真波形图由图所示的测频时序图可见, Gate 的宽度
9、Tc 和发生的时间都不会影响 计数使能信号,允许计数的周期总是恰好等于待测信号 fx 的完整周期 nTx , 这正是确保 fx 在任何频率条件下都能保持恒定测量精度的关键。 因为, 此时 Gate 的宽度 Tc 改变以及随机的出现时间造成的误差 dt 最多只有基准时钟 fb 信号的一个时钟周期,由于 fb 的信号是由高稳定度的（例如 100 MHz晶 体振荡器发出的,所以任何时刻的绝对测量误差只有 1/（10的 8次方 s , 这也是系统产生主要的误差。2.2 等精度频率测量的误差分析 设基准时钟信号频率为,待测信号频率的测量值为 x f ,实际值为 xe f , 由于计数的起停时间都是由待测
10、信号的上升沿触发的, 在 Tpr 时间内对待测 信号的计数值 x N 无误差;在此时间内基准时钟信号的计数值 s N 与实际值最 多相差一个脉冲,即 | et | 1,则下式成立:s s x x N f N f =（et N f N f s s x xe +=所以有:（et N N f f s x s x +=根据相对误差公式有:xe x xe xe xe f f f f f -=代入整理得:s xe xe N et f f = （1由上式（1可以得出以下结论:等精度测频方法测量精度与预置门宽度和基准频率有关,与被测信号的 频率无关 6;增大预置门宽度 Tpr 或提高基准信号频率 fs ,可以
11、增大 Ns ,减少 测量误差,提高测量精度;3 系统方案3.1 方案提出及比较方案一:单片机单独完成,在单片机内部计数器以及软件共同控制下, 在设定时间内, 利用单片机内部的两个计数器分别对外部被测信号和内部时 钟周期信号进行同步计数,计数的结果暂存于单片机内部。在测量结束后, 通过单片机进行计算得到测量结果。方案二:CLPD 单独用完成, 应用 VHDL 硬件描述语言, 利用 CLPD 内 部丰富的数据类型和层次化的结构模型, 对整个系统进行逻辑设计并用计 算机仿真,生成符合要求的、在电路结构上可实现的数字逻辑, 再下载到 可编程逻辑器件中, 即可完成设计任务。方案三:单片机与 CPLD 共
12、同完成,利用 CPLD 的高速、高可靠性,完 成待测信号的测量和基准时钟计数部分, 利用单片机灵活的逻辑控制能力和 强大的数据处理能力,完成整个系统的控制及数据处理。由等精度测频原理知:若能精确地实现计数, 经过简单的乘除运算, 即 可得到待测频率。 然而, 在兆赫兹级的计数, 一般的单片机就无能为力了, 而 CPLD 的时钟频率可达纳秒级, 完全可以实现其计数功能。因此方案一 不理想。但是, CPLD 内部资源本身就较少,在完成计数的同时,要 CPLD 完成兆级以上的乘除运算, 需消耗更多的硬件资源, 而单片机在不受运行 速度限制时几乎不要增加任何成本,因此方案二也不理想。所以,方案三用 C
13、PLD 完成计数,用单片机完成控制、运算和显示最为理想。3.2系统整体方案本系统主要由四部组成:控制部分、计数部分、数据处理部分及显示部 分。由于所用 CPLD 芯片内资源较少,其内部只能设置一个 32位计数器, 用来测量被测信号个数,另外一个计数器用单片机内部定时器。所以,各个 硬件分工情况为:CPLD 完成对被测信号的测量计数和总线设计;单片机完 成对基准时钟的计数和对整个测量系统的控制, 包括对 CPLD 测量过程的控 制、数据的缓存、测量结果数据的处理和 LCD1602的驱动;频率为 22.1184MHz 的标准晶振提供系统的基准时钟信号和单片机的时钟电路; LCD1602完成测量结果
14、的显示。系统设计原理图如图 3所示。图 3 系统设计原理图（1计数器 1使用单片机内部定时器 0作为计数器,对基准时钟计数。（2计数器 2为 CPLD 内部生成的 32位计数器,对待测信号计数。（3基准时钟 fo ,由单片机晶振提供,频率为 22.1184M/12。（4预置闸门由单片机 P0.1输出, P0.0为计数器 2的清零信号,高电 平有效, P3.2为计数器的使能信号, 控制计数器 1和计数器 2计数的启动与 停止。（5数据处理,扫描显示都由单片机软件程序实现。（6由 LCD1602显示测量结果。系统的测量流程大致如下:首先,单片机发出清零信号,对外部 CPLD 计数器 （即图中计数器
15、 2 清零, 然后将内部定时器清零 （即图中计数器 1 , 配置成外部时钟控制方式, 然后发出计数启动信号 , 当启动信号置 1和外 部信号上升沿到来时,计数器闸门打开, CPLD 内计数器和单片机定时器同 时计数,单片机通过查询计数器,判断计数时间,该计数时间必须小于外部32bit 计数器溢出时间, 时间一到, 单片机发出停止计数信号, 启动信号关闭, 此时当外部信号上升沿到来时,计数器闸门关闭, CPLD 内计数器和单片机 定时器停止计数。然后,单片机读回外部计数结果和内部计数器计数结果, 计算可得到被测信号的频率,送 LCD 显示。3.3单片机与 CPLD 连接方案单片机与 CPLD 之
16、间可以根据需要, 采用多种不同的接口方式, 这里提 出一种总线接口方案, 采用三总线 （数据、 控制、 地址 结构, 如图 4所示, 双向数据总线完成数据传输, 单向控制总线和地址总线通过 CPLD 对外围对 象控制。图 4 单片机与 CPLD 总线结构的接口原理图单片机 P0口为双向数据总线,该 P0口同 CPLD 的通用 IO 口连接,完 成数据和低 8位地址传送; 控制总线包括单片机读写控制总线 Rd 和 Wr , 以 及地址锁存信号 Ale （Address Lock Enable,地址总线 A15（P2.7。控制 总线和地址线通过 CPLD 的全局输入信号引脚输入,包括全局时钟 Gl
17、oble Clk ,全局清零输入 Global Clear,全局使能输入 Global OE,特定输入 Ded.Input 。 这些全局信号同 CPLD 里面的每一个单元相连, 当用外部的时钟 来触发时,用这些信号比用普通管脚速度快,保证信号到每个宏单元的延时 相同并且延时最短。这里就经典 51系列单片机和 ATERAL 公司的 EPM7064接口为例,设 计单片机通过 CPLD 实现地址锁存,地址译码译码, LCD 、 ADC0809、 DAC0832的接口设计,实现灵活可扩展地址编码。电路如图 5所示。*2009届物理与电子科学学院学士学位论文（设计3.4 单片机定时及数据处理方案51板上
18、没有频率非常高的基准晶振源, 我们只好选择单片机时钟晶振做 基准源, 同时考虑到 Mini51B 上 CPLD 资源有限, 很难胜任完整的等精度控 制逻辑,经过实验测试,我们选择单片机内部定时器做计数器 1。定时计数 器硬件结构如图 6所示,当 C/T =1时,多路开关与引脚 Tn 脚相连,定时器 计数脉冲由外部输入,当 C/T =0时,定时器计数脉冲由晶振频率经过 12分 频后做为定时器计数脉冲。当 GATE=0时,封锁“或”门,这时“或”门输 出为 1,使引脚 INTn 输入信号无效。打开“与”门,此时由 TRn 控制定时 器的开关。若 GATE=1,当 TRn 为 1时,外部信号电平通过
19、 INTn 引脚直接 开启或关断定时器计数。这里将定时器设置成方式一且为外部引脚 INTn 做门控信号启动关闭计 数器。单片机给 CPLD 提供启动停计数门控信号,计数器清零信号, CPLD 反馈给单片机定时计时器门控信号,这样可以保证系统的设计与原理一直。 测量结束, 单片机根据定时器计数结果和 CPLD 计数结果计算出信号的频率, 数据处理后送 LCD 显示。图 6 单片机定时计数器硬件结构3.5 CPLD计数方案CPLD 计数原理框图如图 7所示,过程如下:当预置闸门有效时,由于 DFF 触发器为边沿触发器,在上升沿时才将数据输出,所以 DFF 触发器输 出端并不立即置 1, 只有当外部
20、信号上升沿到来时, DFF 触发器输出端才有 效。这样保证了两计数器的允许信号在被测信号的上升沿到来时同时有效。 当预置闸门关闭时, 两计数器的允许信号只有在被测信号的上升沿到来时同 时关闭。被测信号通过与门直接接在计数器的输入端,这样就保证了被测信 号的计数值绝对正确,由于基准信号的计数闸门与被测信号严格同步,所以 理论上只会有一个脉冲的误差。 CPLD 内计数器为 32位, 在预置时间内, 只 要计数器不溢出,即可准确测量被测信号个数。图 7 CPLD计数原理框图4 方案实现4.1 CPLD设计这部分在 Max+plusII环境下完成的,可用原理图输入和 VHDL 硬件描 语言,这里我们采
21、用直观的原理图输入。电路如图 8所示。图 8 CPLD硬件电路设计图图 8中,硬件电路设计共包括四个部分:输入部分、输出部分、计数器 部分和总线接口部分。 mcu_ctr1模块为总线接口模块, frequency 模块为测量 计数控制模块。（1信号测量部分设计,电路如图 9所示。图 9 Frequency 模块的测量控制部分设计图图 9中: P10_En为预置闸门信号输入端。 fx 为外部被测信号输入端。 P11_Clr为 counter32计数器清零信号输入端。 Gate 为两计数器计数允许信号输出端。 dd31:0为 counter32计数器的 32位数据输出端。 DFF 触发器完成两计数
22、器计数同步。 counter32计数器对外部信号进行计数。这部分实现对两计数器计数同步的控制和对外部信号的计数功能。 模块 功能的实现过程如下:当 P10_En预置闸门有效时,由于 DFF 触发器为边沿 触发器, 在上升沿时才将数据输出, 所以计数器允许信号 Gate 并不立即置 1,只有当外部信号上升沿到来时,计数器允许信号 Gate 才有效。这样保证了 两计数器的允许信号在被测信号的上升沿到来时同时有效。当 P10_En预置 闸门关闭时,两计数器的允许信号只有在被测信号的上升沿到来时同时关 闭。被测信号通过与门直接接在计数器的输入端,这样就保证了被测信号的 计数值绝对正确,由于基准信号的计
23、数闸门与被测信号严格同步,所以理论 上只会有一个脉冲的误差。（2分离部分设计,电路如图 10所示。图 10 Frequency模块的数据分离部分设计图图 10中: Y0-Y3为控制信号输入端。 dd7:0dd32:24 计数器 32位数据中 8位。 P0为数据输出端,与单片机相连。由于 51系列单片机为 8位单片机,不能同时读取 32位数据,所以必须 将 32位计数器的数据分为 4组,每组 8位。控制选通信号 Y0-Y3在单片机 读信号到来且地址正确时使能,此时计数器相应的数据位与单片机 P0口接 通。（3单片机与 CPLD 总线接口设计,电路如图 11所示。图 11 总线接口模块设计图图 1
24、1中: P0为单片机数据地址口, 读写外部数据时, 先输出地址, 后输出数据。 WR , RD 为单片机读写控制信号,低电平有效。 P27为单片机第 16位地址。 ALE 为单片机地址锁存允许输出,高电平有效。 Y0-Y3为计数器 32位数据选通控制信号输出端。 Led2En 为液晶使能信号。 74373为低八位地址锁存器。 74154为地址译码器。这部分完成单片机总线低 8位地址的锁存和译码。低位地址锁存由 74373完成, 在 ALE 信号的配合下, 总线地址在 ALE 高电平时锁存, 在 ALE 低电平时维持。地址锁存后配合 P27高位地址,送往 74154进行译码,译码 后的低四位 Y0-Y3作为计数器数据分离部分的控制信号, YA 和 YB 配合读 写信号控制液晶显示。4.2单片机设计单片机部分的主要作用是:控
