1、可编程逻辑器件实验可编程逻辑器件及应用实验教学大纲一、 课程中文名称：可编程逻辑器件及应用Design and Application of Programming Logic Device二、 课程编码：1021579006三、 课程目标和基本要求：本课程是高等院校电气、信息、通信类专业的一门技术专业课。通过本课程的学习，使学生获得数字系统设计和可编程逻辑器件方面的基本概念、基本知识和基本技能，培养他们对数字系统的分析与设计的能力，为后续课程的学习及今后的实际工作打下良好的基础。四、 课程总学时： 66 学时(严格按教学计划时数)理论： 48 学时；实验： 18 学时五、 课程总学分: 3.
2、5 学分(严格按教学计划学分)六、 适用专业和年级：09电科本、09电信本、09通信本七、 实验项目汇总表：序号实验编号实验名称时数实验类别实验类型实验要求每组人数实验一102157900601ISE集成开发环境练习3基础演示性必修1实验二102157900602七段显示译码电路设计3基础验证性必修1实验三102157900603跑马灯电路设计3基础验证性必修1实验四102157900604十进制计数器设计3专业基础验证性必修1实验五102157900605交通灯设计6专业基础设计性必修1八、大纲内容：实验一 ISE集成开发环境练习实验目的和要求1、熟悉ISE开发环境2、学习ISE开发环境的使
3、用方法实验内容1、熟悉各菜单功能及使用方法2、熟悉数字系统设计的流程3、熟悉ISE调试Verilog HDL程序的方法主要实验仪器与器材1、计算机2、FPGA实验开发板实验二 七段显示译码电路设计实验目的和要求1、学习always语句和if、case等分支语句的基本编程方法2、了解敏感变量的含义和用途3、写出调试通过的实验程序4、分析实验结果实验内容1、使用Verilog HDL编写七段显示译码实验程序，在仿真器上调试运行2、编写实验程序代码3、在FPGA开发板上调试运行并观察结果编程序的方法主要实验仪器与器材1、计算机2、FPGA实验开发板module one(in,out,enable);
4、 input 3:0in; output 6:0out; output enable; reg 6:0out; reg enable; always (in) begin case(in) 4b0000:out=7b1111110; 4b0001:out=7b1100000; 4b0010:out=7b1011011; 4b0011:out=7b1110011; 4b0100:out=7b1100101; 4b0101:out=7b0110111; 4b0110:out=7b0111111; 4b0111:out=7b1100010; 4b1000:out=7b1111111; 4b1001:
5、out=7b1110111; default:out=7b0000001; endcase enable=0; endendmodule实验三 跑马灯电路设计实验目的和要求1、学习使用加减法电路的编程方法和调试步骤2、学习使用分频电路的编程方法和调试步骤3、写出调试通过的实验程序4、分析实验结果实验内容1、使用Verilog HDL编写半加器、半减器电路实验程序，在仿真器上调试运行2、编写分频电路程序代码3、完成跑马灯电路的程序代码，并调试分析结果主要实验仪器与器材1、计算机2、FPGA实验开发板module paomadeng(clk,deng8,rst); input clk; outpu
6、t7:0deng8; input rst; reg7:0deng8; wire newclk; fenping a1(clk,newclk,rst); always(posedge newclk ) begin if(!rst) deng8=8b11111110; else begin deng87=deng80; deng86:0=deng87:1; end end endmodulemodule fenping(clk,newclk,rst); input clk,rst; output newclk; reg newclk; reg27:0out; always(posedge clk)
7、 begin if(!rst) begin out=0; newclk=0; end else begin out=out+1; if(out=25000000) begin out=0; newclk=newclk; end end endendmodule实验四 十进制计数器设计实验目的和要求1、熟悉计数器电路的基本原理和实现方式2、掌握通用计数器的编程方法和调试步骤3、分析实验结果实验内容1、采用边沿触发方式设计程序代码2、使用Verilog HDL编写完成程序程序并调试3、焊接显示数码管，完成硬件电路设计4、下载程序演示计数器主要实验仪器与器材1、计算机2、FPGA实验开发板modul
8、e one(in,out,enable); input 3:0in; output 6:0out; output enable; reg 6:0out; reg enable; always (in) begin case(in) 4b0000:out=7b1111110; 4b0001:out=7b1100000; 4b0010:out=7b1011011; 4b0011:out=7b1110011; 4b0100:out=7b1100101; 4b0101:out=7b0110111; 4b0110:out=7b0111111; 4b0111:out=7b1100010; 4b1000:o
9、ut=7b1111111; 4b1001:out=7b1110111; default:out=7b0000001; endcase enable=0; endendmodulemodule counter(clk,c); input clk; output 3:0c; reg 3:0c; always (posedge clk)begin if(c=4b1001) c=4b0000; else if(c4b1001) c=c+1; else c=4b0000; endendmodulemodule counter2(clk,c,a,rst); input clk,rst; input 3:0
10、c; output 3:0a; reg 3:0a;always (posedge clk)begin if(!rst) a=4b0000;else if(a=4b1001&c=4b1001) a=4b0000; else if( c=4b1001) a=a+1; endendmodule module top(clk,rst,out,enable); input clk,rst; output 6:0out; output enable; wire nclk; wire 3:0c; fenping a1(clk,nclk,rst); counter a2(nclk,c); one a3(c,o
11、ut,enable);endmodule实验五 交通灯设计实验目的和要求1、 了解交通灯控制原理2、了解模块化设计方法3、掌握数字系统设计的方法4、通过仿真器观察输入输出波形，并能在FPGA开发板上实现交通灯控制系统实验内容1、完成系统的模块划分2、完成控制器部分状态图的画法3、使用Verilog HDL完成整个系统的代码编写主要实验仪器与器材1、计算机2、FPGA实验开发板代码：module top(clk,rst,out,enable,ou);input clk,rst;output5:0out;wire f25,f5,en25,en5,nclk;wire3:0c;wire3:0a;wir
12、e3:0b;wire m;output 1:0enable;output6:0ou;con a1(clk,rst,en25,en5,f25,f5,out);timer25 a2(clk,rst,en25,f25);timer5 a3(clk,rst,en5,f5);fenping a6(clk,nclk,rst);counter a4(nclk,c,a,en5,en25,rst);one a5(b,ou);xuanzhe a7(a,c,clk,b,rst,enable);endmodulemodule counter(clk,c,a,en5,en25,rst); input clk,en5,e
13、n25,rst; output 3:0c; reg 3:0c; output 3:0a; reg 3:0a;always (posedge clk)begin if(!rst)begin a=4b0010; c=4b0101;end else if(en5)begin a=4b0000; if(c=4b0000)begin c= 4b0101;end else begin c=c-1;end end else if(en25)begin if(c)begin c=c-1;endelse if(c=4b0000)begin a=a-1; c=4b1001; endelse begin a=4b0
14、010; c=4b0101;endendelse begin a=4b0000; c=4b0000;endendendmodulemodule con(clk,rst,en25,en5,f25,f5,out);input clk,rst,f25,f5;output en25,en5;output5:0out;reg en25,en5;reg 5:0out;reg 1:0state;parameter S0=0,S1=1,S2=2,S3=3;always(posedge clk) begin if(!rst) begin out=6b000000; en25=0; en5=0; state=S0
15、; endelse begin case(state) S0: begin out=6b011110; en25=1; en5=0; if(f25=1) state=S1; end S1:begin out=6b011101; en25=0; en5=1; if(f5=1) state=S2; end S2:begin out=6b110011; en25=1; en5=0; if(f25=1) state=S3; end S3: begin out=6b101011; en25=0; en5=1; if(f5=1) state=S0; endendcaseendendendmodulemod
16、ule fenping(clk,newclk,rst); input clk,rst; output newclk; reg newclk; reg27:0out; always(posedge clk) begin if(!rst) begin out=0; newclk=0; end else begin out=out+1; if(out=25000000) begin out=0; newclk=newclk; end end endendmodulemodule one(in,out); input 3:0in; output 6:0out; reg 6:0out; always (
17、in) begin case(in) 4b0000:out=7b1111110; 4b0001:out=7b1100000; 4b0010:out=7b1011011; 4b0011:out=7b1110011; 4b0100:out=7b1100101; 4b0101:out=7b0110111; 4b0110:out=7b0111111; 4b0111:out=7b1100010; 4b1000:out=7b1111111; 4b1001:out=7b1110111; default:out=7b0000001; endcase endendmodulemodule xuanzhe(a,c
18、,clk,b,rst,enable); input3:0 a; input3:0 c; output3:0b; reg3:0b; input clk,rst; output1:0enable; reg 1:0enable; reg m; always(posedge clk) begin if(!rst)begin m=0; enable=2b11 ; end else if (m) begin b=a; m=m+1; enable=2b01; end else begin m=m+1; b=c; enable=2b10; end endendmodule九、主要实验教材（指导书）及参考用书：1、可编程逻辑器件的开发与应用实验指导书十、课程考核方式及成绩评定办法：每个实验成绩根据学生所作实验预习、实验操作、实验结果、实验态度分别计算，各占10、40、40、10计算。实验一、二、三、四的实验成绩各占实验总成绩的15，实验五的成绩作为实验的期末成绩占实验总成绩的40%。 撰稿人： 审稿人： 2011年 9月10日 年 月 日
