1、集成电路基础工艺和版图设计测试试卷集成电路基础工艺和版图设计测试试卷 （考试时间：（考试时间：6060 分钟，总分分钟，总分 100100 分）分）姓名姓名 得分得分 题型 填空题 选择题 简单题 分析题 分值 30 45 15 10 第一部分、填空题第一部分、填空题（共 30 分。每空 2 分）1、NMOS 是利用 电子 来传输电信号的金属半导体；PMOS 是利用 空穴 来传输电信号的金属半导体。2、集成电路即“IC”，俗称芯片，按功能不同可分为 数字 集成电路和 模拟 集成电路，按导电类型不同可分为 双极型 集成电路和 单极型 集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于
2、大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。3、金属(metal)氧化物(oxid)半导体(semiconductor)场效应晶体管即 MOS 管，是一个四端有源器件，其四端分别是 栅极 、源极 、漏极 、背栅 。4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于 门阵列 和 标准单元 的设计方法，芯片利用率最低的是基于 门阵列 的设计方法。第二部分、不定项选择题第二部分、不定项选择题（共 45 分。每题 3 分，多选，错选不得分，少选得 1 分）1、在 CMOS 集成电路中，以下属于常用电容类型的有（ABCD ）A、MOS
3、电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属金属电容 2、在 CMOS 集成电路中，以下属于常用电阻类型的有（ABCD ）A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ）A、MOS 晶体管 B、BJT 晶体管 C、POLY 电阻 D、MIM 电容 4、与芯片成本相关的是（ABC ）A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ）A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC 版图的可靠性设计主要体现在（ABC ）等方面，
4、避免器件出现毁灭性失效而影响良率。A、天线效应 B、闩锁（Latch up）C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB ）A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD ）A、开槽的拐角处呈 45 度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该
5、总是与电流的方向一致 D、在拐角、T 型结构和电源 PAD 区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB ）。A、AA（active area）B、NW（N-Well）C、POLY D、METAL1 10、以下内容哪些被包含在设计规则检查中？（ABD ）A、宽度规则 B、间距规则 C、时序约束 D、交叠规则 11、属于 PAD 单元组成部分的是（ABC ）。A、ESD 保护结构 B、绑定金属线所需的可靠连接区域 C、与 PAD 功能相关的逻辑电路，如输入/输出缓冲 D、片上存储单元 12、实际的 MOS 晶体管存在一些二阶效应，以下属于二阶效
6、应的是（ABCD ）。A、阈值变化（受沟道长度影响，受源漏电压影响等）B、热载流子效应 C、体效应 D、沟道长度调制效应 13、模拟差分对由于不匹配会存在一定的输入失调（offset），这主要由于（AB ）的原因。A、晶体管阈值电压存在偏差 B、晶体管的形状在制造上存在随机偏差 C、版图设计者的失误 D、制造过程中栅氧局部击穿 14、常见的 CMOS 工艺中，MOS 晶体管的栅极采用多晶硅作为电极材料，下面关于多晶硅的表述正确的是（ABC ）A、多晶硅能承受源/漏参杂和退火时所需的高温 B、掺磷的多晶硅能够固定离子污染物 C、使用多晶硅可以更好的控制 MOS 晶体管的门限电压 D、可多用来制作
7、 PN 结 15、以下哪些做法有利于提高 MOS 晶体管的匹配度（AD ）。A、采用相同的几何形状，摆放紧凑 B、采用比较小的有源区 C、采用较大的过驱动电压来保持电压匹配 D、尽量将晶体管采用共质心版图 第三部分、简答题第三部分、简答题（共 15 分。每题 5 分）1、根据你的理解，请用 15 标出 IC 设计流程的先后顺序 系统设计（1 ）版图设计（4 ）逻辑设计（2 ）版图后仿真（5 ）电路设计（3 ）2、如果一条给定 CMOS 的工艺线有如下的层次,请按各层次在工艺制造过程中的先后顺序排列他们。POLY1 N_WELL DIFF N+(NPLUS)PAD P+(PPLUS)METAL1
8、 CONTACT(CONT)VIA METAL2 顺序：N_WELLDIFFPOLY1N+(NPLUS)或 P+(PPLUS)CONTACT(CONT)METAL1VIAMETAL2PAD 3、请解释如下 design rule 语句的含义。Minimum DIFFUSION width for interconnect 0.5um 解释：用于连线的 DIFFUSION 层的最小宽度为 0.5um.Minimum N_WELL to P+DIFFUSION spacing 1.0um 解释：N_WELL 层到 P+DIFFUSION 层的最小间距为 1.0um.第四部分、分析题第四部分、分析题（共 10 分）1、从下图分析 Latch up 现象产生机理，并指出在版图设计中如何抑制该现象的产生。VDDGNDAYN-P-RnRpQpnpQnpn I1I2U1U2I1I2U1U2 如何抑制该现象的产生：尽量减小 Rn 和 Rp 两个电阻的大小，在版图上表现为在电源和地线上尽量多打 tub_ties 的孔。尽量拉大 nmos 管与 pmos 管的间距。
