1、EDA实验讲义学习使人进步实验一 十进制计数器的设计一、实验目的熟悉Quartus的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。二、实验原理实验程序为例3-22，实验原理参考3.3节，设计流程参考4.1,4.2节。三、实验内容编写Verilog程序描述一个电路，实现以下功能：设计带有异步复位、同步计数使能和可预置型的十进制计数器。具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4
2、位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。四、实验步骤 1、启动Quartus II软件，建立工程，文件夹CNT10B。2、编写Verilog程序，存盘CNT10.V,编译。器件选择Cyclone系列中的EP1C6Q240C8。3、通过编译后，建立波形文件CNT10.vwf，设置仿真输入信号，存盘。4、进行仿真(仿真时间50S)，分析结果。5、进行引脚锁定，重新编译。选用实验电路结构图NO.5。输入端口信号D3D2D1D0RSTLOADENCLK功能键设定健8PIO7
3、健7PIO6健6PIO5健5PIO4健3PIO2健2PIO1健1PIO0CLOCK0引脚编号PIN_240PIN_239PIN_238PIN_237PIN_235PIN_234PIN_233PIN_28输出端口信号DOUT3DOUT2DOUT1DOUT0COUT指示器设定数码管1PIO19数码管1PIO18数码管1PIO17数码管1PIO16D1PIO8引脚编号PIN_16PIN_15PIN_14PIN_13PIN_16、下载到EDA实验系统上的FPGA中，进行实际测试。7、使用SignalTap II对此计数器进行实时测试，流程与要求参考4.3节。四、实验报告要求实验目的，实验内容，设计的V
4、erilog程序，实验结果，结果分析，心得与体会。思考题：在例3-22中是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算，即：CQ = CQ + 1？为什么？实验二 四选一多路选择器的设计一、实验目的进一步熟悉Quartus的Verilog HDL文本设计流程，学习组合电路的设计、仿真和硬件测试。二、实验原理 实验程序为例3-5，实验原理参考3.1节，设计流程参考4.1,4.2节。三、实验内容编写Verilog程序描述一个电路，实现以下功能：具有6个输入端口 A、B、C、D、S1、SO，A、B、C、D均为输入端口，位宽为1；Sl、S0为通道选择控制信号端，位宽为1；Y为输出端口，位
5、宽为1。当S1S0为“00”时，A的数据从Y输出，S1S0为“01”时，B的数据从Y输出，S1S0为“10”时，C的数据从Y输出，S1S0为“11”时，D的数据从Y输出。四、实验步骤 1、启动Quartus II软件，建立工程。器件选择Cyclone系列中的EP1C6Q240C8。2、编写Verilog程序，存盘编译。3、通过编译后，建立波形文件，设置仿真输入信号，存盘。4、进行仿真，分析结果。5、进行引脚锁定，重新编译。选用实验电路结构图NO.5。端口信号ABCDSISOY功能键设定CLOCK0CLOCK0CLOCK0CLOCK0健2PIO1健1PIO0SPEAKERPIO0引脚编号PIN_
6、28PIN_153PIN_152PIN_29PIN_234PIN_233PIN_1746、下载到EDA实验系统上的FPGA中，进行实际测试。四、实验报告要求实验目的，实验内容，设计的Verilog程序，实验结果，结果分析，心得与体会。 实验三 原理图输入法设计8位全加器一、实验目的熟悉利用Quartus的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。二、实验原理一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号
7、cin相接。而一个1位全加器可以由半加器来构成。三、实验内容1、按照1-1、1-2图完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout。 1-1 半加器原理图1-2 全加器原理图2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件下载（JTAG模式下载SOF文件）测试。建议选择电路模式1；键2、键1输入8位加数；键4、键3输入8位被加数；数码6/
8、5显示加和；D8显示进位cout。引脚分配如下：a7.0对应的是PIO15.8,，引脚分别是12、8、7、6、4、3、2、1。b7.0对应的是PIO7.0,，引脚分别是240、239、238、237、236、235、234、233。cin对应的是PIO49，引脚是173。sum7.0对应的是PIO23.16,，引脚分别是20、19、18、17、16、15、14、13。cout对应的是PIO39，引脚是160。结构如图1-3。1-3 8位加法器原理图4、要求全程编译后生成用于配置器件EPCS4编程的压缩POF文件，并使用USB-Blaster，通过AS模式对实验板上的EPCS4进行编程，最后进行
9、验证。 (6) 实验报告：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的时序分析情况；最后给出硬件测试流程和结果。实验七 原理图输入法设计频率计一、实验目的熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。完成8位十进制频率机的设计。二、实验原理利用4.5.2节介绍的2位计数器模块，连接它们的计数进位，用4个计数模块就能完成一个8位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象。最后按照4.5.2节中的设计流程和方法即可完成全部设计。三、实验内容首先完成2位频率计的设计
10、，然后进行硬件测试，建议选择电路模式2；数码2和1显示输出频率值，待测频率F_IN接clock0；测频控制时钟CLK接clock2，若选择clock2 = 8Hz，门控信号CNT_EN的脉宽恰好为1秒。然后建立一个新的原理图设计层次，在此基础上将其扩展为8位频率计，仿真测试该频率计待测信号的最高频率，并与硬件实测的结果进行比较。四、实验报告给出各层次的原理图、工作原理、仿真波形图和分析，详述硬件实验过程和实验结果。实验四 正弦信号发生器设计实验五 8位数码显示频率计设计实验六 序列检测器设计附加实验：（可加分）实验七 原理图输入法设计频率计实验八实验九实验十实验十一实验十二实验十三实验十四实验
11、十五附录一 实验电路结构图图3-1 电路结构图NO.0图3-2 电路结构图NO.1图3-3 电路结构图NO.2图3-4 电路结构图NO.3图3-5 电路结构图NO.4图3-6 电路结构图NO.7图3-7 电路结构图NO.8图3-8 电路结构图NO.9图3-9 电路结构图NO.5图3-10 电路结构图NO.6图3-11 8位数码管扫描式显示电路（输入信号高电平有效）图3-12 液晶与单片机以及FPGA的I/O口的连接图3-13 GW_ADDA板插座引脚图3-14 目标芯片万能适配座CON1/2图3-15 编程下载接口附录二 超高速A/D、D/A板GW_ADDA说明GW_ADDA板含两片10位超高
12、速DAC（转换速率最高150MHz）和一片8位ADC（转换速率最高50MHz），另2片3dB带宽大于260MHz的高速运放组成变换电路。GW_ADDA板上所有的A/D和D/A全部处于使能状态，除了数据线外，任一器件的控制信号线只有时钟线，这有利于高速控制和直接利用MATLAB/DSP Builder工具的设计。GW_ADDA板上工作时钟必须由FPGA的I/O口提供，且DAC和ADC的工作时钟是分开的。无法直接利用MATLAB和DSP Builder进行自动流程的设计，优点是时钟频率容易变化，且可通过Cyclone中的PLL的到几乎任何时钟频率。由此即可测试ADC和DAC的最高转换频率。两个电位
13、器可分别调协两个D/A输出的幅度（输出幅度峰峰值不可大于5V，否则波形失真）；模拟信号从接插口的2针“AIN”输入，J1和J2分别是模拟信号输出的PA、PB口，也可在两挂钩处输出，分别是两个10位DA5651输出口。注意：使用A/D，D/A板必须打开GW48-PK2主系统板上的+/-12V电源，用后关闭！图3-16 GWAC6/12 板AD_DA 板接口原理图附录三 步进电机和直流电机使用说明图3-17 电机引脚连接原理图直流电机的MA1和MA2相为PWM输入控制端，cont为光电输出给FPGA的转速脉冲，接PIO66。注意：不作电机实验时要通过3个跳线座，禁止它们；如其中JM0是步进电机的开
14、关跳线，如此等等。附录四 SOPC适配板使用说明GW48-SOPC系统上的主适配板主要针对Cyclone（EP1C6/12）系列器件。该适配板主要由大规模FPGA、A/D，D/A器件、RAM、FLASH、运放、高频时钟、不同模式配置块组成：1、JTAG PORT：JTAG口，用于编程开发、测试和SOPC软件调试，使用中应该将所配的10芯线与GW48-PK2主系统左侧的ByteBlasterMV（ByteBlasterII）口相连。2、AS PORT：若欲对Cyclone器件掉电保护的Flash 器件“EPCS1/4”的编程选择；将10芯编程线连接GW48-PK2主系统右侧的ByteBlaste
15、rII口和主适配板的“AS PORT”下载口，OK！3、RS232口：是用于Nios系统C程序调试的。RS232 口1与Cyclone的引脚连接方式是：RXD接P170脚；TXD接176脚。4、GW2RAM：含两片16位高速SRAM和一片Flash ROM，主要用于SOPC设计，作为Nios CPU的外围接口存储器，是用于进行SOPC Nios嵌入式系统实验开发用的。附录五 结构图信号与芯片引脚对照表结构图信号名GW48-GKEP1K30TC144GW48-PK2 EP1C3TC144GW48-SOPCEP1C6/12Q240结构图信号名GW48-GKEP1K30TC144GW48-PK2EP
16、1C3TC144GW48-SOPCEP1C6/12Q240引脚号引脚号引脚号引脚号引脚号引脚号PIO081233PIO388383159PIO192234PIO398684160PIO2103235PIO408785161PIO3124236PIO418896162PIO4135237PIO428997163PIO5176238PIO439098164PIO6187239PIO449199165PIO71910240PIO4592103166PIO820111PIO4695105167PIO921322PIO4796106168PIO1022333PIO4897107169PIO1123344
17、PIO4998108173PIO1226356PIO60137131226PIO1327367PIO61138132225PIO1428378PIO62140133224PIO15293812PIO63141134223PIO16303913PIO64142139222PIO17314014PIO65143140219PIO18324115PIO66144141218PIO19334216PIO677142217PIO20364717PIO68119122180PIO21374818PIO69118121181PIO22384919PIO70117120182PIO23395020PIO711
18、16119183PIO24415121PIO72114114184PIO25425241PIO73113113185PIO266567128PIO74112112186PIO276768132PIO75111111187PIO286869133PIO7611143216PIO296970134PIO7714144215PIO307071135PIO78110110188PIO317272136PIO79109109195PIO327373137PIO337874138SPEAKER99129174PIO347975139CLOCK01269328PIO358076140CLOCK25417153PIO3681做好人力资源，企业无忧77141CLOCK55616152PIO378278158CLOCK91249229 附图1-1A GW48-CK实验开发系统的板面结构图
