1、可编程逻辑器件复习题docx对编程逻辑习题一、选择题1. 一个项目的输入输出端口是定义在 。A. 实体屮 B.结构体屮 C.任何位置 D.进程体2. 描述项目具有逻辑功能的是 B A. 实体 B.结构体 C.配置 D.进程3. 关键字ARCHITECTURE定义的是 A 。A. 结构体 B.进程 C.实体 D.配置4. MAXPLUS 11中编译VHDL源程序吋要求 C 。A. 文件名和实体可不同名B.文件名和实体名无关C.文件名和实体名要相同 D.不确定5. 1987标准的VHDL语言对大小写是 D 。A. 敏感的 B.只能用小写 C.只能用大写 D.不敏感6. 关于1987标准的VHDL语
2、言中，标识符描述正确的是 。A. 必须以英文字母开头 B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。A. 下划线可以连用 B.下划线不能连用 C.不能使用下划线 D.可以使用任何字符&符合1987VHDL标准的标识符是 A 。D. 22D. 2aD. asd 1D. %50A. A 2 B. A+2 C. 2A9. 符合1987VHDL标准的标识符是 A 。A. a_2_3 B. a 2 C. 2_2_a10. 不符合1987VHDL标准的标识符是 C A. a 1 in B. a in 2 C. 2 a11. 不符
3、合1987VHDL标准的标识符是 。A. a2b2 B. albl C. adl212. VIIDL语言中变量定义的位置是 D A. 实体中中任何位置 B.实体中特定位置 C.结构体中任何位置D.结构体中特定位置13. VHDL语言屮信号定义的位置是 D 。A.实体中任何位置 B.实体中特定位置 C.结构体中任何位置D.结构体中特定位置14. 变量是局部量可以写在 。A.实体中 B.进程中 C.线粒体 D.种子体中15变量和信号的描述正确的是 oA.变量赋值号是:二 B.信号赋值号是:二 C.变量赋值号是二D.二者没有区别16. 变量和信号的描述正确的是 B 。A.变量可以带出进程 B.信号可
4、以带出进程C.信号不能带出进程 D.二者没有区别17. 关于VHDL数据类型，正确的是 oA.数据类型不同不能进行运算 B.数据类型相同才能进行运算C.数据类型相同或相符就可以运算 D.运算与数据类型无关18. 下面数据中属于实数的是 A 。A. 4.2 B. 3 C. 1 D. “11011”19. 下面数据中属于位矢量的是 D eA. 4.2 B. 3 C. T D. “11011”20. 关于VHDL数据类型，正确的是 oA.用户不能定义子类型 B.用户可以定义子类型C.用户可以定义任何类型的数据 D.前面三个答案都是错误的21. 可以不必声明而直接引用的数据类型是CA. STD LOG
5、IC B. STD LOGIC VECTOR C. BIT D.前面三个答案都是错误的22. STD LOGIG 1164中定义的高阻是字符 。A. X B. x C. z D. Z23. STD_LOGTG_1164中字符H定义的是 A 。A.弱信号1 B.弱信号0 C.没有这个定义 D.初始值24. 使用STD LOG1G 1164使用的数据类型时 。A.可以直接调用B.必须在库和包集合小声明C.必须在实体屮声明D.必须在结构体中声明25. 关于转化函数正确的说法是 。A.任何数据类型都可以通过转化函数相互转化 B.只有特定类型的数据类型可以转化C.任何数据类型都不能转化 D.前面说法都是
6、错误的26. VHDL运算符优先级的说法正确的是 oA.逻辑运算的优先级最高 B.关系运算的优先级最高C.逻辑运算的优先级最低 D.关系运算的优先级最低27. V1IDL运算符优先级的说法正确的是 A 。A. NOT的优先级最高 B. AND和NOT属于同一个优先级C. NOT的优先级最低 D.前面的说法都是错误的28. VHDL运算符优先级的说法正确的是一 D A.括号不能改变优先级B.不能使用括号C.括号的优先级最低D.括号可以改变优先级29. 如果a=l,b=0,则逻辑表达式(a AND b) OR ( NOT b AND a)的值是 B 。A. 0 B. 1 C. 2 D.不确定30.
7、 关于关系运算符的说法正确的是 -A.不能进行关系运算 B.关系运算和数据类型无关C.关系运算数据类型要相同 D.前面的说法都错误31. 转换函数TO_BTTVECTOR(A)的功能是 。A.将 STDLOGIC_VECTOR 转换为 BIT_VECTOR B.将 REAL 转换为 BIT_VECTORC.将TIME转换为B1T_VECTOR D.前面的说法都错误32. VHDL中顺序语句放置位置说法正确的是 -A.可以放在进程语句中B.可以放在子程序中C.不能放在任意位置D.前面的说法都正确33. 不属于顺序语句的是 B 。A. IF 语句 B. LOOP 语句 C. PROCESS 语句
8、D. CASE 语句34. 正确给变量X赋值的语句是 B 。A. X=A+B; B. X:=A+b; C. X二A+B; D.前面的都不正确35. EDA的中文含义是 A 。A.电子设计自动化 B.计算机辅助计算 C.计算机辅助教学 D.计算机辅助制造36. 可编程逻辑器件的英文简称是 o A. FPGA B. PLA C. PAL D. PLD37. 现场可编程门阵列的英文简称是 o A. FPGA B. PLA C. PAL D. PLD38. 基于下面技术的PLD器件中允许编程次数最多的是 。A. FLASH B. EEROM C. SRAM D. PROM39. 在EDA中，TSP的中
9、文含义是 。A.网络供应商 B.在系统编程 C.没有特定意义 D.使用编程器烧写PLD芯片40. 在EDA屮，1P的屮文含义是 oD.知识产权核A.网络供应商 B.在系统编程 C.没有特定意义41. EPF10K20TC144-4具有多少个管脚 AA. 144个 B. 84个 C. 15个 D.不确定42. EPF10K20TC144-X器件，如果X的值越小表示 。A.器件的工作频率越小 B.器件的管脚越少C.器件的延时越小 D.器件的功耗越小43. 如果a=l,b=l,则逻辑表达式(a XOR b) OR ( NOT b AND a)的值是 A 。A. 0 B. 1 C. 2 D.不确定44
10、. 执行下列语句后Q的值等于 B 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD LOGIC VECTOR (9 DOWNTO 2);EJ V , 4二O , OTHERS二1，);QE (2), 4=E (3), 5二1 , 7=E (5), OTHERS二E (4);A. “11011011” B. “00101101” C. “11011001” D. “00101100”45. VIIDL文本编辑中编译时出现如下的报错信息Error: VIIDL syntax error: signal declaration must have
11、but found begininstead.其错误原因是 。A.信号声明缺少分号。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。46. VIIDL文本编辑中编译时出现如下的报错信息Error: VIIDL syntax error: choice value length must match selector expressionvalue length 其错误原因是 。A.表达式宽度不匹配。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件的文件名与实体名不一致。D.程序屮缺少关键词。47. MAX+PLUSTT的设计
12、文件不能直接保存在。A.硬盘 B.根目录 C.文件夹 D.工程目录48. MAXPLUS 11是哪个公司的软件 A 。A. ALTERA B. ATMEL C. LATTICE D. XILINX49. MAXPLUS 11不支持的输入方式是 D 。A.文本输入 B.原理图输入 C.波形输入 D.矢量输入50. MAXPLUSII中原理图的后缀是 B 。A. DOC B. GDF C. BMP D. J1F51. 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector,试指出下面那个赋 值语句是错误的。DA. idata = “00001111” ； B. ida
13、ta = b” 0000_1111” ；C. idata = X” AB D. idata = B” 21” ；52. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。A. if elk event and elk = I then B. if falling edge(elk) thenC. if elk event and elk = O then D. if elk stable and not elk = T then53. 下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。 oA. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设
14、计；B. 原理图输入设计方法一般是一种白底向上的设计方法；C. 原理图输入设计方法无法对电路进行功能描述；D. 原理图输入设计方法也可进行层次化设计。54. 在一个VHDL设计屮idata是一个信号，数据类型为integer,数据范围0 to 127,下面哪个赋值语句是正确的。 CA. idata := 32: B. idata = 16#A0#; C. idata 综合-适配编程下载硬件测试原理图/HDL文本输入一适配一综合一功能仿真一编程下载一硬件测试；C. 原理图/HDL文本输入一功能仿真-综合-编程下载适配硬件测试；D. 原理图/HDL文本输入一功能仿真一适配一编程下载一综合一硬件测试
15、56. 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 OA. PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B. 敏感信号参数表中，应列出进程中使用的所有输入信号；C. 进程由说明部分、结构体部分、和敏感信号参数表三部分组成；D. 当前进程中声明的信号也可用于其他进程。57. 对于信号和变量的说法，哪一个是不正确的： A oA.信号用于作为进程屮局部数据存储单元 B.变虽的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样58. VHDL语言共支持四种常用库，其中哪种库
16、是用户的VHDL设计现行工作库： 。A. TEEE 库 B. VITAL 库 C. STD 库 D. WORK 工作库59. 下列语句中，不属于并行语句的是： BA.进程语句 B. CASE语句 C.元件例化语句 D. WHEN-ELSE语句60. 下面哪一条命令是MAX+PLUSII在时序仿真时执行加载节点的命令？ CA. fileset project to current file B. assignpin/location chipC. nodeenter node from SNF D. fiecreate default symbol61. 在EDA工具中，能将硬件描述语言转换为硬
17、件电路的重要工具软件称为A.仿真器 B.综合器 C.适配器 D.下载器62. VHDL文本编辑中编译时出现如下的报错信息Error: Cm/ t open VHDL “WORK” 其错误原因是 。A. 错将设计文件的后缀写成.tdf,而非.vhd。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。63. 在VHDL的CASE语句中，条件句中的“=”不是操作符号，它只相当与 B 作用。A. IF B. THEN C. AND D. OR64. 下面哪一条命令是MAXPLUS 11软件中引脚锁定的命令 C 。A. fileset pro
18、ject to current file B. nodeenter node from SNFC. assign一pin/location chip D. file一create default symbol65. 下列关于信号的说法不正确的是 C oA.信号相当于器件内部的一个数据暂存节点。B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D. 信号在整个结构体内的任何地方都能适用。66. 下面哪一个可以用作VHDL中的合法的实体名 D 。A. OR B. VARIABLE C. SIGNAL D. OUT167
19、. V1IDL文本编辑中编译时出现如下的报错信息Error:Linel, File e:muxf订emux21. tdf: TDK syntax error- 其错误原因是 。A. 错将设计文件的后缀写成.tdf 而非.vhd。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。68. 下列关于变量的说法正确的是 A 。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的，它需要有一个延吋。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名NULL；语句。
20、C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。70. VHDL中，为目标变量赋值符号是 D A. =: B. = C. = D.:=71. 在VHDL中，可以用语句 D 表示检测clock下降沿。A. clock event B. clock event and clock二1 C. clock二O D. clockevent and clock二OA. gdf B. scf C. sys D. tdf78. 在元件例化语句中，用 _符号实现名称映射，将例化元件端口声明语句中的信号与PORT MA
21、P ()中的信号名关联起來。79. 在VHDL中，含WAIT语句的进程PROCESS的括弧屮 再加敏感信号，否则则是非法的。A.可以 B.不能 C.必须 D.有时可以80. 在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是 D 。A.综合 B.编译 C.仿真 D.被高层次电路设计调用81. 在MAX+PLUSII I具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为 oA.编辑 B.编译 C.综合 D.编程82. VHDL文本编辑中编译时出现如下的报错信息Error: VIIDL Design
22、File “mux21” must contain an entity of the same name其错误原因是 C 。A.错将设计文件的后缀写成.tdf而非.vhd o B.错将设计文件存入了根目录，并将其设定 成工程。C.设计文件的文件名与实体名不一致。D.程序屮缺少关键词。83. 执行下列语句后Q的值等于 D 。SIGNAL E: STD LOGIC VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);EU(2二O , 4二O , OTHERS二1);QE (2), 4=E (3), 5二1 , 7=E (5), OTHER
23、S二E (4);B. A. “11011011”“00110100” 0. “11011001” D. “00101100”84. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， 是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文 件； B.为实现系统的速度、而积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种 映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关；85. 关于VH
24、DI中的数字，请找出以下数字中数值最小的一个：A. 2#111l_1110# B. 8#276# C. 10#170# D. 16#E#E186. 以下对于进程PROCESS的说法，正确的是：_C oA.进程之间可以通过变量进行通信B.进程内部由一组并行语句来描述进程功能C.进程语句本身是并行语句 D.个进程可以同时描述多个时钟信号的同步时序逻辑87. 进程中的信号赋值语句，其信号更新是 oA.按顺序完成； B.比变量更快完成；C.在进程的最后完成； D.以上都不对。88. 关于VHDI.中的数字，请找出以下数字中最大的一个： -A. 2#1111 1110# B.8#276# C. 0#17
25、0# D. 6#E#E189. VIIDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 。A器件外部特性； B.器件的内部功能；C.器件的综合约束；C.器件外部特性与内部功能。90. 下列标识符中， B 是不合法的标识符。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER92. 在VHDL中 不能将信息带出对它定义的当前设计单元。A.信号 B.常量 C.数据 D.变量93. 在VHDL中，为定义的信号赋初值，应该使用D_ 符号。A. =： B. = C. := D. =94. 在VIIDL中，一个设计实体可以拥有一个或多个
26、 DA.设计实体 B.结构体 C.输入 D.输出95. 执行下列语句后Q的值等于 A 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD LOGIC VECTOR (9 DOWNTO 2);E=(2二1 , 4二1 , OTHERS二O);QE (2), 4=E (3), 5二1 , 7=E (5), OTHERS=E (4); A. “11011011” B. “00110100” C. “11011001” D. “00101100”96. 在VIIDL的IEEE标准库中，预定义的标准逻辑位STD.LOGIC的数据类型中是用 表示的。A.小
27、写字母和数字B.大写字母数字 C.大或小写字母和数字D.全部是数字97. 执行MAX+PLUSII的 A 命令,可以为设计电路建立一个元件符号。A. create default symbol B. simulator C. compiler D. timing analyzer98. 在VIIDL中，条件信号赋值语句WIIEN_ELSE属于 语句。A.并行和顺序 B.顺序 C.并行 D.不存在的99. 在VHDL的IEEE标准库屮，预定义的标准逻辑数据STD_LOG1C有 C 种逻辑值。A. 2 B. 3 C. 9 D. 8100. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完
28、整的VHDL程序成为 。A.设计输入 B.设计输出 C.设计实体 D.设计结构二、 填空题1. EDA设计流程包括 设计输入、设计实现、实际设计检验和 下载编程四个步骤。2. EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。3. 吋序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的吋序关系仿真, 因此又称为功能仿真。4. VIIDL的数据对彖包括变量、常量和信号，它们是用来存放各种类型数据的容器。5. 图形文件设计结束后一定要通过仿真，检查设计文件是否正确。6. 以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA和CPU)芯片中，完成硬件 设计和验证。7.
29、 MAX+PLUS的文本文件类型是(后缀名).VHDO8. 在PC上利用VIIDL进行项目设计，不允许在根冃录下进行，必须在根目录为设计建立一个工 程目录。9. VHDL源程序的文件名应与实体名相同，否则无法通过编译。三、 名词解释题：(本大题共3题，每小题3分，共计9分)1. ASIC 专用集成电路2. FPGA 现场可编程门阵列3. CPLD 复杂可编程逻辑器件4. EDA 电子设计自动化5. TP 知识产权核6. SOC 单芯片系统7. VHDL和FPGA:超髙速硬件描述语言 现场可编程门阵列四、 VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY
30、 IEEE;USE IEEE. STD_L0GIC_1164.ALL;USE IEEE. STD_LOG1C_UNS1GNED. ALL;ENTITY CNT10 ISPORT ( CLK : IN STD LOGIC ;Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL QI : STD LOGIC VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK)BEGINIF CLKEVENT AND CLK 二1 THEN 边沿检测 IF QI 10 THENQI O);置零ELSEQI = QI + 1 ; 加 1END IF;END
