1、具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。器件外部的保护措施 低频时加限流电阻（使电源电流30mA） 尽量减小电路中的电容值。（一般C0.01mF） 2、什么是天线效应在芯片生产过程中，暴露的金属线或者多晶硅（polysilicon）等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。编辑本段天线效应的产生机
2、理在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺（plasma etching）。此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。所积累的电荷多少与其暴露在等离子束下的导体面积成正比。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成F-N 隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种F-N 电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。在F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。因此，天线效应（
3、Process Antenna Effect，PAE），又称之为“等离子导致栅氧损伤（plasma induced gate oxide damage，PID）”。编辑本段天线效应的消除方法1） 跳线法。又分为“向上跳线”和“向下跳线”两种方式，如图2（b）所示。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量。在版图设计中，向上跳线法用的较多，此
4、法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。现代的多层金属布线工艺，在低层金属里出现PAE 效应，一般都可采用向上跳线的方法消除。但当最高层出现天线效应时，采用什么方法呢？这就是下面要介绍的另一种消除天线效应的方法了。2） 添加天线器件，给“天线”加上反偏二极管。如图2（c）所示，通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足
5、够空间的地方，插入二极管。3） 给所有器件的输入端口都加上保护二极管。此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是VLSI 设计不允许出现的。所以这种方法是不合理，也是不可取的。4） 对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法1、法2 和法4 结合使用来消除天线效应。2、什么叫窄沟效应?当JFET或MESFET沟道较短，q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。25、什么是竞争与冒险现象？怎样
6、判断？如何消除？ 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。26、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？28、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。29、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。30、时钟周期为T
7、,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。31、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.（less delay time）。（威盛笔试题circuit design-beijing-03.11.09）32、为了实现逻辑（A XOR B）OR （
8、C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）33、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。34、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。、用FSM实现101101的序列检测模块。a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。例如a： 0001100110110100100110 b： 000000000
9、0100100000000请画出state machine；请用RTL描述其state machine。35、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。36、利用4选1实现F（x,y,z）=xz+yz。37、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？ 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。38、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题 目） 39、述一下国内的工艺现状。40、体工艺中，掺杂有哪几种方式？4
10、1、路和异步电路的区别是什么？42、辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。43、IC设计中同步复位与 异步复位的区别。44、ORE 与 MEELEY状态机的特征。45、域设计中,如何处理信号跨时域。46、reg的setup,hold时间，求中间组合逻辑的delay范围。Delay period - setup hold333435、说说静态、动态时序模拟的优缺点。47、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。48逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。4
11、9、用与非门等设计全加法器。50给出两个门电路让你分析异同。51简单电路实现，当A为输入时，输出B波形为（仕兰微电子）43、用波形表示D触发器的功能。44、用传输门和倒向器搭一个边沿触发器。45、用逻辑们画出D触发器。46、画出DFF的结构图,用verilog实现之。47、画出一种CMOS的D锁存器的电路图和版图。48、D触发器和D锁存器的区别。51、5253、请画出用D触发器实现2倍分频的逻辑电路？54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）5556、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryou
12、t和next-stage. 57、用D触发器做个4进制的计数。58、实现N位Johnson Counter,N=5。59、60、数字电路设计当然必问Verilog/VHDL，如设计计数器。61、BLOCKING NONBLOCKING 赋值的区别。65、请用HDL描述四位的全加法器、5分频电路。66、用VERILOG或VHDL写一段代码，实现10进制计数器。67、用VERILOG或VHDL写一段代码，实现消除一个glitch。68、什么叫做OTP片、掩膜片，两者的区别何在？69你知道的集成电路设计的表达方式有哪几种？70、描述你对集成电路设计流程的认识。71、简述FPGA等可编程逻辑器件设计流
13、程。72、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?73、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？74、用mos管搭出一个二输入与非门。75、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试） 76、用一个二选一mux和一个inv实现异或。77、画出Y=A*B+C的cmos电路图。（科广试题）78、用逻辑们和cmos电路实现ab+cd。79、画出CMOS电路的晶体管级电路图，实现Y=A*B+C（D+E）。80、什么是Setup 和Holdup时间？81、setup和holdup时间,区别.（南山之桥）82、解释setup time和hold time的定义和在时钟信号延迟时的变化。83、画出可以检测10010串的状态图,并verilog实现之。84、卡诺图写出逻辑表达使。85、描述一个交通信号灯的设计。86、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。（Infineon笔试）笔试/面试题目集合分类-IC设计
