1、电子产品ESD认证测试及防制技术电子产品ESD认证测试及防制技术1. 前言2.静电放电的型式3. 静电放电测试法规4.系统产品静电测试4.1. IEC 51000-4-2测试电压规定4.2 IEC 61000-4-2 测试结果评估判定5.电子产品之ESD 防制设计5.1. ESD的防护设计由PCB 阶段开始做起5.2. 在PCB上对ESD保护常用之设计技术5.3.系统产品之ESD防护6. 结语1. 前言静电对电子产品的伤害一直是不易解决的问题，正常操作的电子产品一但受到静电的放电(ESD) 的作用时，常会出现一些不稳定的现象，如功能突然失常情形等，轻者须重开机才能排除，有时电子产品内的电子组件
2、会不堪承受静电的电压或电流而损坏。为确保电子产品的功能，国际知名厂商都要求代工的产品必须符合国际规范IES 61000-4-2 ESD测试才会接受。然而欲使电子产品具静电防制能力，除了从半导体组件的防护更需从产品系统设计防制技术等两方面着手，才能发挥静电的防护功能。2.静电放电的型式静电放电的模式通常可以分为机器装置放电模式(Machinery ESD model)、家俱放电模式(Furniture ESD model)、人体放电模式(Personnel ESD model)等三类。简单说明如下:机器装置放电模式较容易在自动化的控制流程中发生，因在自动化机器中被绝缘之金属组件与绝缘体的摩擦、或
3、是绝缘液体或高压气体等流过摩擦产生的静电，当能量累积到某程度而对邻近形成放电的情形。家俱放电模式通常发生在金属家俱与绝缘物体的摩擦，如在地毯上或塑料地板拉动家俱，或是人从椅子上站起来瞬间的摩擦产生静电。人体放电模式是因人体的动作摩擦产生静电，如我们穿胶鞋在地毯行走时，因摩擦使地毯带正电胶鞋带负电，此时人体脚底会感应而带正电，同时使上半身带负电, 若这时候如用手接触半导体电子组件,会导致该组件损坏。上述三种形式的静电放电对半导体制程和电子产品组装都显得很重要，其中以人体放电模式所产生的放电电压，对电子产品(半导体组件)之伤害问题最广，因此国际间对电子产品防护人体放电模式的法规要求日益严谨，即使半
4、导体电子组件在出厂前通过零件标准法规的静电测试，被安装到成品后经常仍未能通过系统产层次的法规要求。3. 静电放电测试法规回顾10年来国际间关于耐静电测试的法规，在半导体及电子产业界几乎都已经熟悉美军标准MIL-STD-883. Method 3015所定义之人体静电放电模式 (ESD Human Body Model) ，且都接受它的测试水平要求。但近年来由国际电工协会(IEC: International Electro-technical Commission)所制定的电磁兼容基本规范(EMC Basic standards)中，包含一项静电测试规范 IEC 61000-4-2受到国际间多
5、数国家的认同，对系统产品之静电耐受(immunity)要求及测试方法定义很完整，目前信息与行动通讯之国际大公司多引用这规范作为成品静电测试的依据。IEC 61000-4-2主要是以模拟人体静电放电模式作为放电测试的基本架构，与MIL-STD 883 所定义之人体静电放电模式有点相似，最主要差别在于储能的电容值和放电电阻值不同，则放电能量及静电蜂值电流自然会有很大差异。图1是国际法规IEC 所定义的模拟人体静电放电枪的电路构造简图。表1所示为军用标准规范 883及国际规范IEC所定义的模拟人体ESD放电基本电路参数。 参数比较MIL-STD-883(HBM)IEC 61000-4-2 (HBM)
6、R1: 充电电流限制电阻1 - 10 MW50 - 100 MWR2 : 放电电阻1500W330W储能电容100 pF150 pF表1: MIL-STD-883 与 IEC 61000-4-2 之比较 先从表1的电容值比较, IEC规范的电容值为军规883的1.5倍。放电电阻值只约五分之一，这样的差异，不难了解这两种法规的严厉程度的差别,即使在相同的ESD电压所产生的峰值电流相差五倍。所以对电子组件伤害力也明显不同，如图2.所示, 8kV ESD 电压在MIL-STD -883 规范仅产生约5.3A的峰值放电电流， 而在IEC 61000-4-2 规范所产生的放电电流可达到30A, 峰值电流
7、大于五倍. 这就是大部份产品在通过零件等级的静电测试后, 成品却有时仍会在系统法规IEC61000-4-2测试失败的主要原因也因此促使IEC61000-4-2成为多数人所接受之系统法规.放电测试电压 (kV)IEC 61000 -4-2MIL-STD-883峰值放电电流(A)上升时间tr (ns)峰值放电电流(A)上升时间tr (ns)27.50.7 - 11.32 - 104120.7 - 12.62 - 106250.7 - 14.02 - 108300.7 - 15.32 - 10表 2: IEC 61000-4-2 与 MIL-STD-883 放电电流上升时间比较. 另外从频率响应的差
8、别分析, 按图1之静电枪是依据EN 61000-4-2之人体放电模式150pF/330W机制设计, 可产生介于700ps到 1ns上升时间的电流波形, 峰值电压可以到达数千伏特以上,在50ns内降到50%电压, 如以50W负载器校正时, 其峰值电流为20 安培, 这种时域的放电波形所包含的频率成份到300MHz附近仍是属平坦的频谱分布, 所以有影响的频率是括展到1GHz 以上的带宽. 这种ESD放电波形比MIL-STD-883 定义的5ns 波形上升时间产生频谱的带宽 (约100MHz) 严厉许多. 因此对于高速的电子产品测试, 欲使静电效应发辉作用, ESD放电波形上升时间必须少于700ps
9、. 因为影ESD放电能量有两个参数:峰值(peak level)电流与上升时间变率 (rate of change, dI/dt ). 按傅立叶变换(Fourier transform) 可知时间变率蕴含着频率成份: ; 如之前提到IEC 61000-4-2电流波形上升时间0.7ns , 带宽可达到300MH以上如图3所示.图3: IEC 61000-4-2 之放电电流及频率响应带宽.4.系统产品静电测试EN 61000-4-2 模拟人体放电测试方法包括下列事项. 空气放电测试：系仿真人的手指在接触电子产品时发生静电放电的情况. 静电枪用8mm的放电头, 对电子产品操作人员经常容易接触的非金属
10、部位做测试, 测试电压由低电压到高电压, 通常测到正负8kV. 但法规中保留容许高于正负15kV的测试条件. 接触放电测试：系模拟操作人员直接或间接透过手工具接触电子产品时发生放电的情况.测试时静电枪经过放电头的尖端对待测产品的金属部位做测放电测试. 测试电压仍由低到高, 通常测到正负4kV. 此项测试法规保留容许高于正负4kV的测试条件. 水平与垂直金属板放电测试: 系仿真操作人员靠近电子产品接触临近的物品放电时,产生耦合场效应, 这项测试是以静电枪对平行板及水平板放电方式执行. 测试电压条件与接触放电测试相同. 4.1. IEC 51000-4-2测试电压规定执行ESD测试的电压由低到高的
11、规定, 是因为被测试的产品偶尔在低压放电时会出现失效现象, 但在最高电压放电时反而不见失效现象. 因此在法规中有明确定义电压值须要从最高电压的25%, 50%, 75%, 100%逐渐增加,Contact dischargeAir dischargeLevelVoltage kVLevelVoltage kV12122424363848415XSpecialXSpecial注(1):X保留对产品各别指定的测试规格.(2):测试环境相对湿度须保持30%60 %; 1535(3):样品至少须打200次以上的放电.表3: IEC 61000-4-2 测试电压与还境条件.4.2 IEC 61000-4
12、-2 测试结果评估判定ESD测试结果评估须按被测试产品功能受影响的程度做判定, 依法规系将受影响的程度分为四级,说明如下: 第一级为 A级判定 (Criterion A): 指产品功能在测试前后及测试过程中完全可以正常操作, 无任何功能减低或异常现象出现, 完全不受ESD放电影响, 则称产品符合A级判定结果. 第二级为 B级判定 (Criterion B): 指产品在测试过程中,功能会受ESD放电影响,在放电瞬间会暂时性的功能降低, 但可以自动回复, 这样的产品则称符合B级判定结果. 第三级为 C级判定 (Criterion C):指产品功能在测试前可正常被操作,但测试过程中受ESD放电影响,
13、 出现功能降低或异常, 且功能无法自动回复, 必须经由操作人员做重置(Re-set)或重开机的动做才能回复功能, 这情形则仅符合C级判定结果.第四级为 D级判定 (Criterion D): 指产品功能在测试前可正常被操作,但测试过程中出现异常,虽经由操作人员做重置(Re-set)或重开机也不能回复功能, 这种情况大概产品已损伤严重, 仅符合D级判定结果. (这属不合格).依IEC 61000-4-2法规建议,产品采购验证必须符合A级或B级的判定才能接受, C级和D级判定是不合格的.判定等级受ESD影响现像结果A测试过程功能完全正常,不受影响合格B功能暂时性受影响,但可自动回复合格C功能受ES
14、D影响出现异常, 须人为重置或重开机排除.不合格D重开机功能也不能回复, 已损坏.不合格表4: IEC 61000-4-2 ESD测试判定等级图6 : IEC 61000-4-2 测试架构示意图.5.电子产品之ESD 防制设计在讨论如何设计产品避免遭受ESD损坏之前, 先要了解ESD破坏电子产品的原因, 方便后续讨论与技术的了解. ESD能量是经由传导性能量转移方式引入产品的电子组件内, 主要破坏力是瞬间峰值电流, 电压是引导放电作用的诱发位能. ESD开始时是经由直接(电流)或间接辐射方式以快速的瞬时突波冲击到电路组件上, 这当中有电流热效应也有电磁场的干扰效应. 故ESD 对造成电子组件失
15、效情况可概分三种情形, (1) 硬件失效(Hard failure),(2) 潜在性失效(Latent failure)和 (3) 场强感应失效 (Field induction failure)1. 硬件失效问题: ESD电弧电压(Spark voltage)窜入半导体内部使绝缘部位损坏. 如在P-N接合点短路或开路,内部绝缘的氧化层贯穿(punch-through)-金属氧化处理部位产生熔蚀(melting)等, 这都是属于永久性失效.如图6;图7. 2. 潜在性失效问题: 当ESD发生时系统虽暂时受到影响,仍然可继续动作, 但功能会随时间逐渐变差, 隔数日或数周后系统出现异常, 最后成为
16、硬件失效. 这是因为半导体组件已经受到部分不可回复的损伤, 随着使用时间日增,异常功能自会逐渐显现. 这种失效是最难捉模,无法以失效模式分析确认. 若用户若遇这类产品, 应该要能意识到该产品的质量状况,尚不成熟. 3. 感应场强失效问题: 当 ESD的高压放电火花跟电流会对产生电场辐射效应, 这种宽带的辐射, 经常使临近的电路受干扰而失常, 如Latch-Up, 或暂时性程序错乱,及数据流失等, 严重时更会损伤硬件成为永久行硬件失效. 5.1. ESD的防护设计由PCB 阶段开始做起谈到系统产品的静电防制设计, 必须从印刷电路板(PCB)开始做ESD的保护. 在印刷电路板上也有三种容易造成ES
17、D失误状态如下:1. ESD电流直接流经受害电路组件的接脚造成永久性损坏: 此类模式系由外部组件(如键盘, 或I/O界面的连接器)直接联机带入ESD突波电流. 要预防这种直接伤害, 即使用一颗串联电阻或并联电容在这些电路上就可以限制流经IC的ESD电流. 2. ESD电流流经地回路造成重置或损坏: 大部份的设计者都假设其电路接地为低阻抗, 经ESD脉充电流通过, IC接地的阻抗极容易产生地电位跳动(Ground Bounce), 这种地弹跳会使IC重置或锁定, IC如被锁定时非常容易被供应的电源摧毁. 3. 电磁场间接耦合: 例如垂直板与水平板之放电, 使电路造成重置, 对于高阻抗组件曾经有损
18、坏之报告, 这种失效模式与PCB环路面积, 机构屏蔽好坏而定.欲防护这种ESD可以从机构屏蔽和PCB设计布线着手. 5.2. 在PCB上对ESD保护常用之设计技术 PCB走线排列时加放电间隙, 这是用一组锐角三角形铜箔尖端相对, 间隔约6-10 mil,其中一端接地. 参阅图8所示. PCB走线须考虑减少对电磁场耦合的敏感度,多应用反耦合电容,可减小回路面积. 反耦合电容宜选用耐高压的陶磁电容, 这些电容必须放置在靠近I/O连接器处. 如图9所示之例子将耐高压的陶磁电容放在PCB连接器附近的VCC 和Ground,这不仅缩小了环路面积,也收到反耦合( decoupling)的作用. 另在电源及
19、地之间加上高谐振频率的旁路电容, 可降低对感应场强及电磁场间接耦合的反应, 唯电容的等效串联电感 (ESL) 及等效串联电阻要越低越好. 在PCB 布局时可以使用低通滤波的方式疏导ESD能量, 低通滤波器是由电容与电感组合构成, 它可以阻止高频的ESD 能量进入系统. 其中电感对突波会呈现高阻抗, 因而衰减了窜入系统的能量, 电容是装置在电感的输入端, 会将窜入的ESD高频频谱能量旁路到接地端. 如图10. 使用环氧铁质( Ferrite)电感对ESD电流有极佳之衰减能力. 在PCB上可用箝制电路抑制瞬间高压如图11, 图12. 如使用电压箝制二极管作抑制,在规格上必须选择能承受数kV之耐压且
20、dv/dt脉冲响映快速, 并能在瞬间消耗大电流的二极管组件. 在PCB部局时可将对ESD敏感组件以壕沟方式与其他区域隔离, 以防止ESD事件的转移或耦合到其它功能的部位. 对间接放电的电磁场耦合及电弧效应场强辐射抵抗力而言,采用多层板比单层板可增加10倍以上的免疫力. 5.3.系统产品之ESD防护在系统阶段的静电防制措施,最主要是从接口的连接阜作好接地, 另外机壳若为金属材质, 如要做表面处理前,机壳或机构在衔接位置务必保持导电性, 如此才可以使机壳发挥屏蔽功能. 若ESD打在机构屏蔽良好的产品上, 理论上机构内的电路是不会受影响的,这就如同以前物理学家法拉第曾经坐在金属笼试验原理相同. 但是
21、电子产品须要有开关及按钮,因此要防止ESD能量从开关或按钮进入电路板伤及组件, 可采用导电材质的垫片或垫圈(Gasket) 以阻挡ESD 电流如图15所示.目前大多数的消费性电子产品机构外壳是使用非金属材料, 例如使用塑料质外壳, 是可以免测直接接触放电项目, 若其绝缘与耐压特性不足, 在被测试空气放电 (Air discharge)时, ESD电弧会穿透外壳或从机构隙缝窜进产品内部对PCB上的IC形成二次放电 (Second arcing) 的情况.如图16所示. 要预防这种静电问题,可在靠近缝隙的位置旁加一片金属阻隔并接地, 一般称之为辅助接地. 塑料外壳的电子产品对ESD脉冲电磁场强不具
22、屏蔽功能, 当遇到垂直和水平金属板的间接放电测试时特别容易受到影响, 对策是要从电路板的布局减小回路面积或使用双层以上电路板,以有效降低对ESD电磁场的感应.故定在机壳的接口连接器须有接地防护措施, 其信号线可视需要状况选择用二极管或电容或突波吸做旁路保护如图18. 对接口连接线 ( I/O cable) 要使用环氧磁磊挟扣(Ferrate core) 抑制ESD电流流窜到主要控制电路. 但是用电容器旁路时必须留意电容器未置,如位置不对反而会把ESD电流引到主电路影响IC组件,如图17.在系统接地方式宜采用单点对机构(机壳)接地, 如图19 当高频的ESD电流经机壳至地的路径,因有接地电阻存在
23、, 对ESD电流经不同的接地点,会产生共模噪声电压(V1,V2)干扰系统功能. 因应对策是使用单点接地如图20.故定机构或机壳的金属螺丝不宜穿透到内部,如图22所示它会形成辐射天线, 当ESD对该螺丝做接触放电时,则ESD能量完全经由该螺丝对内部辐射及作尖端放电. 如金属外壳有开孔未加保护处理, 则经过表面的ESD电流会透过该槽孔对内产生辐射.如图21. 保护对策如图23之右图加辅助接地隔离.6. 结语对于电子产品ESD的防护应从设计着手,所谓“Designed-in at the device”,从零件的选用,PC板的设计时间,到成品系统布线整合,每个阶段都不能草率. 对于ESD让电子产品失
24、效之三个因素:瞬时涌入的大电流的热效应,和电压漂动及静电辐射场强等都必须同时加上对策. 由其在PC板布局是关系到电子产品对ESD敏感度, 这是可运用PC板布局设计技术控制, 而对MOS, Bipolar等IC组件之ESD防护能力相对较弱. 需从半导体设计源头做起. 半导体设计ESD防护是最难的一环, 期望在大加家的努力下, 不久半导体业可以突破目前的瓶井, 推出功能稳定且可以抵抗ESD 的IC供系统产业界使用.参考文献1. Electromagnetic Compatibility by Design. page 366-372 By R&B Enterprises. Author: Oren
25、 Hartal 2. IEC 61000-4-2: 2000 3. Electrostatic discharge understand, simulate and fix ESD problem. Interference control technologies Inc. Author Michel Mardiguian. 4. Printed Circuit Board design Techniques for EMC Compliance. IEEE. Author: Mark I. Montrose 5. Compliance Engineering Magazine 图1. 仿真
26、人体静电放电静电枪装置图2:放电峰值电流比较图3: IEC 61000-4-2 之放电电流及频率响应带宽图 4: 垂直及水平板放电测试方式 图5 : IEC 61000-4-2 测试架构示意图图6: 受到静电应力使氧化闸伤害到输入缓冲器图7:硅晶体受到ESD 热效应破坏,在Source, Gate 及 Drain 都受损伤图8: PCB走线排列时加放电间隙的使用图9: PCB走线应用反耦合电容,可减小回路面积图10: 以低通滤波及突波吸收器方式疏导ESD能量图11: 于PCB上用箝制电路或突波吸收组件抑制瞬间高压图12:PCB布局架构对突波 I/O端抑制电路图13: PCB加壕沟隔离及护卫接地
27、防ESD图14:如IC内部有过电压保护设计,直接在Pin 脚增加信号线的阻抗图15: 固定在面板之开关必须装导电之垫圈(Gasket) 以增加疏导ESD电流效果图16: 塑料外壳的缝隙会造成二次电弧放电 图17: (左)适当位置的电容可保护防ESD, (右)电容使用位置不当会带入放电电流 图18: 接口信号线用电容或突波吸做旁路保护图19: ESD电流在多点接地系统产生共模噪声图20: 电路板对系统单点接地减少共模噪声图21: 金属的机壳若有传导不连续的断点或缝隙图22: 螺丝钉要避免伸入机构内成为天线图23: (左)ESD从隙缝窜进内部对PCB的IC放电 (右)机壳内加一道辅助接地保护电路板
