1、电子设计基础课程设计报告模板课程设计报告册格式（本页不打印）一、设计任务 （四号、黑体，不加粗） 例如：十字路口交通灯控制系统设计 （正文全部为宋体、小四，下同） 二、设计要求 教师下达的设计基本要求三、设计内容1. 设计思想 （宋体、小四、加粗）对题目的理解，计划采用的实现方法2. 设计说明对设计方案的简单综述，建议增加方案对比内容；3. 系统方案或者电路结构框图包含对各个单元电路的详细分析；保留详细的参数计算、卡诺图、状态转换图等设计内容；4. 设计方案一个模块电路结构对应一个仿真波形和一段文字说明；仿真及分析时，请捕捉关键点的波形数据，以确保设计结果具有良好的说服力；5. 电路原理总图A
2、4纸整张打印，打印出图纸边框绘制原理图时，应注意加入电源、信号输入与输出端口；芯片内部具有多个相同功能单元时，注意充分利用；元器件在电路原理图中的布局应规范、紧凑；6. PCB分层打印图按照相同比例分别打印出顶层、底层、丝印层，并尽可能打印在同一张A4纸中；在保证布通率的前提下，尽量选择较大的线宽、安全间距；四、设计总结个人真实的总结体会，不低于100字。五、参考资料包括网站、网页的资料；从网站上下载资料过多将被视为抄袭，一定要强调自己的设计思路，创新理念。注：课程设计论文用A4纸打印，文中的计量单位、制图、制表、公式、缩略词和符号应遵循国家的有关规定。实验报告采用A4纸双面打印，实验报告的内
3、容全部手写，所有的打印图请牢固粘贴在实验报告上，不要使用QQ截图等低像素的截图工具。封面与任务书双面打印在同一张A4纸；1、设计题目数字钟2、设计内容和要求：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。设计要求采用中小规模集成器件完成具有以下技术指标的数字钟：（1）显示时、分、秒；（2）24小时制计数；（3）具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。校时时钟源可以手动输入或借用电路中的时钟；（4）具有正点报时功能；（5）要求计时准确、稳定。3、设计目的（1）进
4、一步熟悉各种进制计数器的功能及使用；（2）掌握译码器显示电路的应用；（3）熟悉集成芯片的内部结构及应用；（4）掌握数字电子钟的组成与工作原理；（5）提升对实际电路的设计和调试能力。4、设计原理数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路，一般由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等单元组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，在精度要求不高的时候，可选用555定时器构成的振荡器加分频器来实现，但精度要求高的电路中多采用晶体振荡器电路加分频器实现，在本设计中要求精度高，所以选用的是后者。将标准秒脉冲信号送入“秒计数器”，该
5、计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”可采用12进制也可采用24进制计数器，本实验采用24进制。最终完成一天的计数过程。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，去触发音频发生器实现报时。校时电路是对“时、分”显示数字进行校正和调整。其数字电子钟系统框图如图1所示。图1 数字钟结构框图5 单元电路设计5.1 时钟产生电
6、路晶体振荡器电路能提供精度较高的脉冲信号，其缺点是输出信号频率由晶振的固有频率决定，最终要得到1HZ的脉冲信号，必须加分频电路才能实现。一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用门电路构成，另一类是通过非门构成的电路，本次设计采用了后一种。如图2所示，由非门与晶振、电容和电阻构成晶体振荡器电路，实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容、与晶体振荡器构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个度相移，从而和非门构成一个正反馈网络，实现了振荡器的功
7、能。由于晶体具有较高的频率稳定性及准确性，保证了输出频率的稳定和准确。该设计选用的是32768z的晶体振荡器。图2 TTL晶体振荡器电路5.2分频电路通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。分频器可选用多级计数器实现，一般采用多级2进制计数器来实现。例如，将32768z的振荡信号分频为1Z的分频倍数为32768（），即实现该分频功能的计数器相当于15级2进制计数器，则可选用4片四位二进制74161级联实现，其电路图如图3所示。分频器还可以选择专用的分频器件，例如4060芯片可提供最高分频。图3 1HZ分频电路这里需要用示波器或逻辑分析仪
8、测试结果，看正确否！5.3整点报时电路根据要求，数字钟应该具有整点报时装置。报时器选蜂鸣器为电声器件，蜂鸣器是一种压电电声器件，当其两端加上一个达到其额定电压要求的直流电压时就会发出鸣叫声。电路如图5所示，电路应在整点开始报时，即当时间在59分59秒期间时，报时电路产生控制信号。当时间在59分59秒时，分十位、分个位和、秒十位和秒个位分别为5、9、5、9，因此可将分计数器十位的Q和Q、个位的Q和Q及秒计数十位的Q和Q、个位的Q和Q相与，从而产生报时控制信号。5.4六十进制分、秒计数器六十进制计数器由两片74LS160构成，其中低位片为十进制计数器，高位片为一个六进制加法计数器，把十进制74LS
9、160构成六进制计数器，可采用置零法或者清零法都可以实现。置零法反馈时应该在输出为5时反馈，而清零法反馈应该在输出为6时反馈。对于两级级联有同步法和异步法两种。同步法一般采用低位片的进位输出控制高位片的使能控制端，两片计数器共用一个时钟，而异步法低位片采用外来时钟，用低位片的进位输出通过一个非门控制高位片的时钟。其仿真电路如图4所示。图4 六十进制电路仿真模块5.5 二十四进制计数器由两片74LS160接成二十四进制的计数器，由于不是10的整数倍，采用整体清零或整体置零要简单点。整体清零反馈时应该在低位输出4，高位输出2时，用与非门分别反馈到两片的清零端子，而整体置零法应该在低位输出3，高位输
10、出2时进行反馈。其电路如图5所示。图5 24进制加法计数器5.6 校时、校分电路校时电路：根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。在图4中，用与或非门实现的时或分校时电路，校正信号可直接取自分频器产生的1Hz信号；输出端则与分或时计时输入端相连。当开关打向下时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态；当开关打向上时，情况正好与上述相反，这时校时电路处于校时状态，我们可以通过校正信号来改变数字显示。显然，这样的校时电路需要
11、两个。校分电路跟校时电路同理。校时电路如图6所示。 图6带有消抖电路的校正电路5.7时间计数电路整个计数电路由6片计数器和对应的译码显示电路构成。由24进制电路（小时）、2个六十进制电路（分别是分和秒）组成，其电路如图7所示。图7 时间计数电路仿真模块5.8 整点报时电路电路如图8所示。当时间在59分59秒时，蜂鸣器会发声。图8 整点报时电路6 所用到的元器件1共阴数码管 6个274LS00集成块 4块3. 74LS08集成块 2块474HC04集成块 1块510M电阻 5个6100电阻 14个730p电容 2个832.768k时钟晶体 1个9.74LS160集成块 6只10.74LS161集
12、成块 4只11蜂鸣器 1只12. 万用板 1块13. 导线若干7 芯片引脚图 74LS00 74LS160/74LS16174LS04 74LS08 8 总仿真电路图数字钟从原理上讲是一种典型的数字电路，由许多中小规模集成电路组成，在分析时，可以分成许多独立的单元电路进行仿真，然后把单元电路级联在一起，就是完整的系统电路。总电路仿真图如图9所示。9 PCB版图的绘制（1）根据原理图生成报表，导入到PCB文件中。（2）设置线宽为15mil30，选用20mil布线，设置焊盘尺寸为： 80mil*80mil（x*y），孔径为3040mil，这里选用35mil。安全间距为默认的10mil（3）设置PC
13、B板的布局（这是很重要的一步，一定要很仔细）（4）在底层布线（这次布线主要是布一些较短的线）。（5）在顶层布线（这次主要是补一些较长的线）。（6）根据之前的布局，定义PCB板的大小。（7）附上铜层（选用网格形式）。总电路PCB版图如图10所示，本设计设计的是双面板。图9 总电路仿真图 图10 总电路PCB版图10 电路设计总结（略）主要包括：设计过程中遇到的问题及解决方法；设计体会；对设计的建议。如果制作了硬件电路，还应包括焊接调试过程。11 参考资料（略）包括各类书籍、参考论文、网站、网页等资源。12 附录（略）如果有软件编程需要附上源程序；同时附上需要另外单独打印的总电路仿真图和PCB版图，如有硬件应附上电路的实物图。图11 硬件实物图
